Zur Seitennavigation oder mit Tastenkombination für den accesskey-Taste und Taste 1 
Zum Seiteninhalt oder mit Tastenkombination für den accesskey und Taste 2 
Startseite    Anmelden     
Sommer 2024    Hilfe  Trennstrich  Sitemap  Trennstrich  Impressum  Trennstrich  Datenschutz  Trennstrich  node1  Trennstrich  Switch to english language

Veranstaltung

Advanced VLSI Design (Advanced CPU Design)

  • Funktionen:

Grunddaten

Veranstaltungsart Projekt SWS 10.00
Veranstaltungsnummer 24151 Semester WS 2023/24
Sprache Deutsch Studienjahr
Hyperlink https://www.imd.uni-rostock.de/lehre/lehrangebote/prof-m-reichenbach/advanced-cpu-design/ Stud.IP Lehrveranstaltung nicht mit Stud.IP synchronisiert

Belegung über StudIP

Es gibt keine Informationen zu einem Belegungsverfahren.

Module

1351510 Advanced VLSI Design

Termine Gruppe: [unbenannt] iCalendar Export für Outlook

  Tag Zeit Rhythmus Dauer Raum Raum-
plan
Lehrperson Status Bemerkung fällt aus am Max. Teilnehmer/-innen
Einzeltermine anzeigen
iCalendar Export für Outlook
Di. 11:00 bis 13:00 woch 17.10.2023 bis 26.01.2024  A.-Einstein-Str. 26 - SR 022, A.-Einstein-Str. 26 Raumplan Lehnert,
Reichenbach
findet statt    
Einzeltermine anzeigen
iCalendar Export für Outlook
Mi. 11:00 bis 13:00 woch 18.10.2023 bis 24.01.2024  A.-Einstein-Str. 26 - SR 022, A.-Einstein-Str. 26 Raumplan Lehnert,
Reichenbach
findet statt    
Einzeltermine anzeigen
iCalendar Export für Outlook
Do. 11:00 bis 13:00 woch 26.10.2023 bis 25.01.2024  A.-Einstein-Str. 26 - PC-Pool 124, A.-Einstein-Str. 26 Raumplan Lehnert findet statt    
Gruppe [unbenannt]:
 

Verantwortliche Person

Verantwortliche Person Zuständigkeit
Prof. Dr.-Ing. Marc Reichenbach

Studiengänge

Studiengang/Abschluss/Prüfungsversion Semester Teilnahmeart
Computational Science and Engineering, Master (2018) 2. - 3. Semester wahlobligatorisch
Electrical Engineering, Master (2018) 2. - 3. Semester wahlobligatorisch
Electrical Engineering, Master (2023) 1. - 3. Semester wahlobligatorisch
Elektrotechnik, Master (2019) 1. - 2. Semester wahlobligatorisch
Informationstechnik/Technische Informatik, Master (2020) 1. - 3. Semester wahlobligatorisch
Visual Computing, Master (2014) 1. - 3. Semester wahlobligatorisch

Zuordnung zu Einrichtungen

Fakultät für Informatik und Elektrotechnik (IEF)

Inhalt

Lerninhalte

Ein hochintegriertes digitales System wird von den Studenten in Projektteams vollständig vom Konzept bis zur Realisierung in einem Layout umgesetzt. Dabei werden algorithmische Optimierungen, Architektur- und Schaltungsvarianten untersucht und evaluiert. Mit erfolgreichem Abschluss des Moduls besitzen die Teilnehmer Kenntnisse über aktuelle Trends und Entwicklungen im Bereich integrierter Systeme.

 

Hochintegrierte Systeme werden bezüglich vieler und oft konkurrierender Zielgrößen optimiert und unterliegen Beschränkungen z.B. bezüglich Fläche, Kosten, Performance, Energieumsatz und Robustheit. In diesem Modul wird anhand eines praxisnahen Beispiels der gesamte Entwurfsfluss einer integrierten Schaltung von der Idee über den Algorithmus und die Systemarchitektur bis zum Prototyp und zum realen Chip vermittelt. Dafür stehen industrielle Entwicklungswerkzeuge zur Verfügung, mit denen die Studenten in kleinen Teams praxisgerecht ihre Lösung entwerfen und sukzessive verfeinern.

 

  • Theoretische Aufarbeitung der Aufgabenstellung
  • Exemplarische Konzeption
  • Entwurf der Architektur
  • Simulation
  • Verifikation
  • Test
  • Realisierung
  • Backannotation
  • Präsentation und Diskussion der Zwischen- und Endergebnisse
  • Einführung in grundlegende Speichertechnologien und Geräten für rekonfigurierbare Logik (FPGAs)
  • Praxisnahe Einführung in Hardwarebeschreibungssprachen
  • Grundkomponenten der Rechnerarchitektur sowie deren Optimierungen: z.B. Schieberegister, Multiplexer, Barrel-Shifter, Zähler Addierer, Addierer, Multiplizierer, Block RAM und Zustandsautomaten
  • Ausnutzung der genannten Komponenten für den optimierten CPU-Entwurf
  • Entwicklung einer vollständigen Single-Cycle-CPU aufbauend auf den genannten Komponenten
  • Optimierungen der Single-Cycle-CPU wie Pipelining, Caches, Parallelität und Evaluierung der selbigen
  • Schnittstelle zur Software: Einführung in Assembler, insbesondere im Hinblick auf die entwickelte CPU und das Zusammenspiel zwischen Programmcode, Befehlssatz und Ausführungskosten
  • Erweiterung der CPU um spezielle Rechenwerke, Bus und Peripheriegeräte

Praktikum zur Optimierung der zuvor entwickelten CPU im Hinblick auf gewählte Evaluationsmetriken (z.B. Ausführungszeit, Fläche, Energie)

Strukturbaum

Keine Einordnung ins Vorlesungsverzeichnis vorhanden. Veranstaltung ist aus dem Semester WS 2023/24 , Aktuelles Semester: Sommer 2024